Xilinx HDL Coding艺术技巧整理
Xilinx 的 HDL Coding 技巧集合，挺适合刚入门或者想提升 Verilog/VHDL 代码风格的你看一眼。内容不花哨，但实用，尤其在写状态机或者搞模块复用这块，帮你避开不少坑。
状态机的写法、信号同步、case 语句的优化这些，书上不一定讲得细，这里却总结得蛮到位的，结合实际开发经验讲得头头是道。Verilog风格也有不少建议，比如推荐用always @*代替always @(a or b)，更省心。
你要是准备搞 FPGA 合成或者做些项目 demo，这篇算是个不错的起点。顺便推荐个相关链接：子程序命令-guide to hdl coding styles for synthesis，配合食用更香。
另外，配套的工具资源也别错过。像是Vivado和ModelSim调试指南，在下面这些文章里都能找到，响应快、配置也清楚。
哦对了，如果你还在头疼XDMA、IP 核配置这些事，Xilinx 软件工具- XDMA 调试指南也值得一看。
如果你正好在做 HDL 入门项目，或者准备参加学校/公司的 FPGA 相关竞赛，用这些技巧整理代码，评审看了都得点头。
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