Altium Designer 19.1官方教程: 电源排排序
6.8 电源排排序对于不同电源引脚的加电/断电序列无特别要求以确保针对所有模块的正确复位。然而，若I/O引脚的电平移动输出缓冲器中的3.3V晶体管在1.9V晶体管之前加电，输出缓冲器有可能打开，导致引脚上的毛刺脉冲。为避免此情况，VDD引脚应早于VDDIO引脚加电，或同时加电，确保VDD引脚在VDDIO引脚达到0.7V之前达到0.7V。XRS引脚的要求包括：1. 加电期间，XRS引脚需在输入时钟稳定后的tw(RSL1)内保持低电平。2. 断电期间，XRS引脚需在VDD达到1.5V之前的8μs内被下拉至低电平，以提高闪存可靠性。未加电器件的引脚上不应施加大于二极管压降的电压，以避免产生无法预料的结果。
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