VHDL for Logic Synthesis 3rd Edition硬件设计宝典
《VHDL for Logic Synthesis, 3rd Edition》是一本专门为硬件设计人员量身定做的 VHDL 宝典，适合各类数字系统设计工作。VHDL（硬件语言）是数字电路的语言，这本书详细了如何使用它进行逻辑综合，你从 VHDL 的基础学起，到掌握行为建模、并行、结构化设计，再到优化逻辑综合。书里不只是理论，还结合了大量实例，你将知识转化为实际技能。对于搞 FPGA、ASIC 设计的同学来说，简直是必备工具书。如果你正打算深入学习 VHDL，理解它在硬件开发中的作用，这本书适合你。
文件大小：3.65MB
评论区