计数器的运行-svpwm的原理及法则推导和控制算法详解第三修改版
6.5计数器的运行6.5.1计数时钟（fTCLK）定时器阵列单元的计数时钟（fTCLK）能通过定时器模式寄存器mn（TMRmn）的CCSmn位选择以下任意一个时钟： • CKSmn0位和CKSmn1位指定的运行时钟（fMCK） • TImn引脚的输入信号的有效边沿定时器阵列单元被设计为与fCLK同步运行，因此计数时钟（fTCLK）的时序如下。 (1)选择CKSmn0位和CKSmn1位指定的运行时钟（fMCK）的情况（CCSmn=0）根据定时器时钟选择寄存器m（TPSm）的设定，计数时钟（fTCLK）为fCLK ～ fCLK/2 15。但是，当选择fCLK的分频时，TPSm寄存器选择的时钟是从上升沿开始只有1个fCLK周期为高电平的信号。当选择fCLK时，固定为高电平。为了取得与fCLK的同步，定时器计数寄存器mn （TCRmn）从计数时钟的上升沿开始延迟1个fCLK时钟后进行计数，出于方便，将其称为“在计数时钟的上升沿进行计数”。图6-23 fCLK和计数时钟（fTCLK）的时序（CCSmn=0的情况）备注1. △：计数时钟的上升沿▲：同步、计数器的递增/递减2. fCLK：CPU/外围硬件的时钟fCLK fTCLK ( = fMCK = CKmn) fCLK/2 fCLK/4 fCLK/8 fCLK/16
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